Uso de Matlab para la Síntesis en Lenguaje VHDL de Decodificadores Viterbi

Abstract

En el presente trabajo se muestra una forma más sencilla de programar decodificadores de Viterbi utilizando dispositivos programables FPGA (Field Programmable Gate Array) . Estos decodificadores son creados a partir de los puntos de suma que describen a las salidas de un codificador convolucional no retroalimentado a una tasa de codificación de 1/2. Esta relación ha sido utilizado para implementar un programa en Matlab, el cual, genera decodificadores en lenguaje VHDL para un dispositivo FPGA a partir de un conjunto de entidades básicas utilizados para formar células ACS.