Arquitectura de un regulador de ancho de banda en el sistema de interconexión de un SoC

Resumen

En la actualidad, al interior de un chip, es posible la integración de una cantidad considerable de Elementos de Procesamiento (Processing Elements, PE, por sus siglas en inglés) que colaboran para la ejecución de una tarea. Diversos estudios han mostrado que hoy en día el rendimiento de un Sistema-en-Chip (System-on-Chip, SoC, por sus siglas en inglés) depende en mayor medida del sistema de interconexión que une los PEs, que de la capacidad individual de procesamiento. Para que los PEs en su conjunto, puedan ejecutar la tarea asignada cumpliendo con los requerimientos de Calidad en el Servicio (Quality of Service, QoS, por sus siglas en inglés) como latencia y rendimiento, es necesario que se puedan acceder a los recursos compartidos con diferente regularidad. En éste trabajo mostramos la arquitectura de hardware de un regulador de ancho de banda que permite asignar de forma diferenciada el tiempo de uso del sistema de interconexión, en nuestro caso un sistema de interconexión basado en bus. Lo anterior se logra modificando, en tiempo de ejecución, los pesos de soporte de un arbitro del tipo Round-Robin con pesos (Weighted Round-Robin Arbiter, WRRA, por sus siglas en inlgés).