Implementación en Hardware de un Entrelazador/Desentrelazador de Datos con Interface AXI Stream

Abstract

En éste artículo se muestra la implementación de un IP Core de un algoritmo de dispersión de errores llamado “Entrelazador”, y de su decodificador llamado “Desentrelazador”. Un IP Core (Núcleo de Propiedad Intelectual) es un módulo de hardware de aplicación específica, el cual es encapsulado para ser usado como dispositivo en algún sistema que lo necesite. Específicamente hablando, éste entrelazador/desentrelazador como unidad lógica es totalmente funcional y rehusable, pues al estar empaquetado puede facilmente ser colocado en cualquier sistema que lo requiera. En un sistema de comunicaciones que consta de un transmisor y un receptor, existen distintas fases por las cuales viajan los mensajes, cada uno dividido en tramas. El algoritmo estudiado dispersa los errores en el mensaje para su fácil supresión en etapas posteriores. Éste IP Core convive con otros IP Cores que tienen distintas funciones en un sistema de comunicaciones, por lo que la salida del entrelazado es la entrada que alimenta otro proceso, o dicho de otro modo, a otro IP Core. Entonces, es necesario contar con un modo estándar que hará que se comunique el IP Core de Entrelazado/Desentrelazado con la cadena del transmisor y receptor respectivamente. Razón por la cual se hace uso del protocolo AXI, permitiendo la intercomunicación con el IP Core que esté antes en la cadena y con aquel que esté después de la cadena.